高集时钟系统芯片代替传统分离时钟设计

    本文在讨论传统时钟设计面临的难点的基础上，引入了一种数模混合的高集成度的时钟系统芯片-Lattice ispClock Manager 5500系列。通过该芯片可以完成时钟的小数分频、倍频、移相、输入与输出多I/O标准的匹配与驱动、输出偏斜的灵活调整、时钟摆幅和上升斜率的调整、JTAG在线系统编程等功能。 

    时钟是所有电子系统的心脏，其性能和稳定性直接决定着整个系统的性能。在数字系统中，一般推荐同步设计方案，时钟的沿驱动系统中的寄存器和其它相关器件。传统的数字时钟系统由晶振(OSC)、频率合成器(FS)或频率时序发生器(FTG)、时钟缓冲器等基本元器件构成，如图1所示。 

    图中晶振用于提供标准的时钟源。FS的工作原理有很多种，最常见的基于锁相环(PLL)和数字频合(DS)的频率合成器。FTG是零延时缓冲器(ZDB)的扩展，可以生成弱相关的频率，为同步系统提供纷繁复杂的时钟。FS和FTG一般都集成了分频、倍频、移相等功能，一些器件还能完成小数分频功能。时钟缓冲器用以适配不同的I/O标准并驱动时钟信号，很多时钟缓冲器还具备时钟复制、分频、倍频和时钟沿精细调整功能。 

图1：传统的时钟系统解决方案
 

    时钟系统设计面临的挑战 

    近年来，已经建立了很多成熟的设计方法用以解决数字系统中时钟解决方案的难点。但是，随着系统复杂度的不断提高，所需的时钟种类越来越多，用传统时钟系统设计方法很难满足设计需求。特别是对于一个较复杂的时钟系统，由于采用了众多的分立元器件，会给整个系统带来如下挑战： 

    1. 需要较多时钟缓冲器以满足不同的I/O标准； 
    2. 需要多个OSC或者高集成度FTG/FS满足多个不同频率的时钟输出； 
    3. 由于累加效应，对时钟系统中每个元件的偏斜(Skew)、抖动等指标提出了苛刻的要求； 
    4. 如果需要零延时缓冲还需要使用ZDB； 
    5. PCB设计与布线造成了一定的困难； 
    6. 增加了系统成本； 
    7. EMI和串扰较大； 
    8. 需要磁珠或者旁路电容完成噪声滤波； 
    9. 由于单点故障因素使整个系统的可靠性下降； 
    10. 设计复杂，调试困难。 

    更好的解决传统分立解决方案就必须提高芯片的集成度，最好能够有一种数模混合芯片完成整个时钟系统的分频、倍频、移相、偏斜、沿的斜率(Slew)、摆幅(Swing)的调整，并能通过对芯片内部集成的匹配方式的调整完成不同I/O标准的时钟信号的缓冲与驱动。这类芯片的特点有3个：一是必须基于数模混合的ASIC工艺，因为除了传统模拟ASIC部分外，数字ASIC更便于可编程调整，便于在线调试与编程；二是必须高集成度，以满足复杂系统的多类时钟标准、多种时钟频率和多路时钟驱动的需求；三是必须高性价比，在高精度的前提下，价格便宜才能迅速为市场接受。目前这种高集成度、高性价比的数模混合时钟芯片逐步成熟起来，本文以Lattice ispClock 5500系列芯片为例，对新型时钟解决方案加以简单讨论。 

    高集成度数模混合时钟系统芯片 

    Lattice ispClock 5500系列时钟系统芯片是一款数模混合ASIC，该系列芯片可以完成高精度、低抖动时钟频率变换，多种I/O格式匹配与驱动以及灵活的偏斜、沿斜率、摆幅等时钟特性调整以及在线系统可编程等功能，可以直接替代图1传统的时钟系统解决方案中除OSC以外的所有部分。其功能结构如图2所示，主要功能特点如下： 

    1. 频率变换范围为10MHz到320MHz。该芯片的输入频率范围和输出频率范围都是10～320MHz。通过芯片内部的高精度PLL和数字分频器可以完成输入到输出频率之间的小数分频、倍频。 

图2：ispClock 5500芯片功能结构图 
 

    2. 低输出偏斜，其典型输出偏斜小于50ps，并可以完成ZDB功能。 
    3. 低抖动，其典型抖动的峰-峰值小于70ps。 
    4. 输入端共有两组，可以完成主备时钟源的切换。每组输入端都支持单端的LVTTL、LVCMOS、SSTL、HSTL或差分的LVDS、LVPECL、差分HSTL、差分SSTL等输入电平标准。内嵌高精度可编程匹配电阻，调整范围从40欧姆到70欧姆。 
    5. 最多可以达到独立的20路时钟输出，或者配对为10路差分时钟输出。具备20路时钟输出的芯片标号为ispClock 5520，另有一款具备10路独立输出的芯片为ispClock 5510，以满足用户的不同需求。时钟输出也支持单端的LVTTL、LVCMOS、SSTL、HSTL或差分的LVDS、LVPECL、差分HSTL、差分SSTL等输入电平标准。并内嵌高精度可编程匹配电阻，调整范围从40欧姆到70欧姆。 
    6. 高精度PLL，芯片内嵌一个完整的高精度、低噪声的PLL，配合5位数字分频器，可以完成高精度、低噪声的小数级频率变换。 
    7. 精确可编程移相。输出端的所有信号都可以单独进行相位调整，分为粗精度调整和高精度调整两种模式，调整幅度最大达到＋/－12ns，分16步调整，调整步幅最小为195ps。这一点非常重要，因为同步系统对时钟和数据的关系有严格的需求，时钟采样必须满足设置和保持时间，所以在时钟布线前往往需要根据IBIS或者SPICE模型仿真，并在PCB上对时钟线进行等长锯齿绕线。且不论这个步骤如如何的烦琐，如果因为时序仿真不够精确或者设计修改，这时再想进行时钟的偏斜调整就非常困难，所以时钟的偏斜调整是时钟设计与调试中最令人头痛的事情之一。而这款芯片的“精确可编程移相”功能，将设计者从烦琐的时钟仿真、绕线等调整手段解放出来，使时钟的设计和调试简单易行。 
    8. 灵活的输出参数调整。每路时钟输出除了可以进行前面介绍的偏斜调整和电平标准匹配调整等功能外，还能进行时钟的摆幅，和时钟的上升斜率等参数的调整。调整时钟摆幅和沿斜率，使时钟系统在满足芯片要求的基础上可以有效的减少高频分量的辐射，降低单板的EMI，和时钟或数据通路的串扰。 
    9. 内置编程空间，可以存储最多4套不同的时钟配置方案，以满足多种时钟配置的灵活切换的需求。 
    10. 工作电压为2.5或3.3V。可以通过JTAG口编程和在线调试。 

    本文总结 

    通过对其结构功能的分析，可以清晰的看到该系列时钟芯片单片即可取代传统的由FS、FTG、时钟缓冲器、ZDB等众多分立器件组成的时钟系统解决方案。 

    该芯片使时钟的设计方法非常简便，用户界面良好，软件实现了所见即所得。通过Lattice提供的SOC系列设计软件ispPAC Designer(版本需3.0以上)，用户可以方便地通过图形界面设计时钟方案的参数，并可对完成配置的芯片进行仿真。最后通过JTAG口自动识别与下载配置。

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